台积电正加速推进其N2制造工艺的完善，预计将在2025年下半年大规模生产2nm级半导体。该公司目前正全力优化这项技术，以降低可变性和缺陷密度，进而提升良率。
据内部消息透露，台积电已成功将测试芯片的良率提升了6%，这一进步有望为客户节省数十亿美元的成本。然而，关于这是SRAM测试芯片还是逻辑测试芯片的良率提升，自称Dr. Kim的台积电员工并未具体说明。鉴于台积电计划于明年1月提供2nm技术的多项目晶圆服务，此次良率提升可能并未直接针对最终将采用2nm制造的实际芯片原型。
提高SRAM和逻辑测试芯片的良率对客户而言意义重大，因为这将直接影响到他们的成本。客户需要支付晶圆费用，而更高的良率意味着他们可以获得更多可用的芯片，从而降低成本。
台积电的N2制造工艺是该公司首次采用全栅（GAA）纳米片晶体管的技术。这种新工艺有望显著降低功耗、提升性能，并提高晶体管密度。与3nm FinFET晶体管相比，台积电的GAA纳米片晶体管不仅尺寸更小，而且通过改进的静电控制和减少泄漏，可以在不影响性能的情况下实现更小的高密度SRAM位单元。这种设计增强了阈值电压调节，确保了操作的可靠性，并允许逻辑晶体管和SRAM单元进一步小型化。
据预测，使用N2制造工艺制造的芯片在相同晶体管数量和频率下，功耗将比N3E节点上的芯片降低25%~30%；在相同晶体管数量和功率下，性能将提升10%~15%；而在保持与N3E节点上制造的半导体相同速度和功率的情况下，晶体管密度将提高15%。
台积电预计将在2025年下半年某个时间点，很可能是年底，开始在其N2工艺上量产芯片。这将为台积电提供充足的时间来提高产量并进一步降低缺陷密度，以确保顺利过渡到这一全新的制造工艺。
